การเปลียนแปลงครั้งใหญ่สำหรับ Intel CPU Gen 12 ที่มี Code Name ว่า Alder Lake

[ultraline]

อินเทอร์เฟซ AIB (Advanced Interface Bus) มาตรฐานที่เป็นกุญแจสำคัญในการปลดล็อกระดับความร่วมมือและการบูรณาการระหว่างพันธมิตรจำนวนมาก อินเทลได้ทำงานเพื่อพัฒนามาตรฐานมาก่อนหน้านี้แล้ว โดยให้การสนับสนุนเป็นพันธมิตร

กับโอเพ่นซอร์ส CHIPS โดยไม่ต้องใช้ค่าลิขสิทธิ์หรือใบอนุญาต ส่งผลให้บริษัทอื่นสามารถพัฒนาชิปเล็ตที่เข้ากันได้กับทั้งชิปเล็ตของอินเทลและของบริษัทอื่นด้วย Intel กล่าวว่าความคิดริเริ่มนี้ได้นำไปใชักับ 10 ชิ้นส่วน(Tile)ที่ใช้ AIB จากหลายบริษัท

อยู่ในระหว่างการผลิตหรืออยู่ในขั้นตอนการเร่งพัฒนา ผู้ผลิตชิปยังกล่าวว่า มีอีก 10 ชิ้นส่วนที่บริษัทสตาร์ทอัพและมหาวิทยาลัยที่กำลังอยู่ระหว่างการพัฒนา ชิ้นส่วนเหล่านี้ประกอบไปด้วยฟังก์ชันต่างๆ เช่น ตัวรับส่งสัญญาณความเร็วสูง ตัวแปลง

ข้อมูล ซิลิคอนโฟโตนิกส์และตัวเร่งการเรียนรู้ของเครื่อง สำหรับ FPGAของอินเทลใช้จำนวนชิปเล็ตมากอยู่แล้ว เนื่องจากมักทำหน้าที่เป็นตัวขับเคลื่อนหลักสำหรับเทคโนโลยีบรรจุภัณฑ์ขั้นสูงของอินเทล อันที่จริง FPGA รุ่นต่อไปของอิเทล จะเป็นอุปกรณ์

ขนาดใหญ่เครื่องแรกที่ใช้บรรจุภัณฑ์แบบ Foveros 3D

[ultraline]

[ultraline]

Intel กล่าวว่า AIB 2.0 จะมาถึงในต้นปี 2564 แล้วและได้เปิด AIB Generator แบบโอเพ่นซอร์สแล้วซึ่งใช้ PDK เป็นมาตรฐานอุตสาหกรรม จะช่วยให้สร้างบล็อก IP ที่กำหนดเองได้อย่างรวดเร็ว ประเด็นสำคัญที่นี่คือความพยายามของ Intel ในการสร้าง

อินเทอร์เฟซสำหรับชิปเล็ตมาตรฐานอุตสาหกรรมนั้นกำลังดำเนินไปได้ดี โดย AIB 2.0 ให้แบนด์วิดธ์ที่มากกว่า 3 เท่า ความหนาแน่นของ bump ที่ต่ำกว่ามาก ความหนาแน่นของแบนด์วิดท์ที่สูงขึ้น แรงดันไฟฟ้าที่ต่ำกว่า และประสิทธิภาพด้านพลังงานที่

มากขึ้น - ทั้งหมดนี้อยู่ในมาตรฐานที่เข้ากันได้กับ AIB 1.0

[ultraline]

[ultraline]

Intel ยังมีเทคโนโลยี 3D Foveros ซึ่งช่วยให้สามารถทำการซ้อนกันแบบลอจิกบนลอจิกได้ และการเชื่อมต่อระหว่างกันของ Co-EMIB ซึ่งเป็นการผสมผสานระหว่าง EMIB และ Foveros

ที่ช่วยให้สามารถเชื่อมต่อแพ็คเกจที่ประกอบด้วยแม่พิมพ์แบบสแต็กสามมิติ นอกจากนี้ก็ยังบรรจุภัณฑ์ ที่ใช้เทคโนโลยีODI และ MDIO ก็มีเข้ามามีบทบาทด้วยเช่นกัน

แม้จะมีเทคโนโลยีออกมามากมาย ล่าสุด Intelได้เปิดเผยการเพิ่มเทคโนโลยีใหม่ครั้งสุดท้ายในงาน Architecture Day นั่นก็คือ Hybrid Bonding เทคนิคนี้ช่วยให้การยึดติดแบบไฮบริดบน die-on-wafer เป็นทางเลือกแทนการยึดติดด้วยการบีบอัดด้วย

ความร้อนแบบดั้งเดิม เทคนิคใหม่นี้ยังใช้คุณสมบัติของ Bump pitch ที่ให้ความแข็งแรง (ซึ่งเพิ่มความหนาแน่นในการเชื่อมต่อระหว่างกัน) ส่งผลให้ วงจรมีการเชื่อมต่อที่ง่ายกว่า และมีค่าความจุในการเก็บประจุไฟฟ้าและการใช้พลังงานที่ต่ำกว่า -

ทำให้ทั้งหมดนี้มีแบนด์วิดท์ที่สูงขึ้น อินเทลยังได้กล่าวอีกว่าได้กำหนดการออกแบบในชิป SRAM แบบสแตกด้วยเทคโนโลยี Hybrid Bonding ไปเรียบร้อยแล้ว

[ultraline]

[ultraline]

เช่นเดียวกันกับเทคโนโลยีเซมิคอนดักเตอร์ที่มีอยู่ทั้งหมด แนวทางสู่การปรับขนาดการเชื่อมต่อระหว่างกันนำมาสู่ขนาดเล็กที่มีคุณลักษณะเล็กลง เช่น Bump pitch และความหนาแน่นที่ดีขึ้น ซึ่งยังช่วยลดการใช้พลังงานลงอีกด้วย แผนงานด้าน

เทคโนโลยีบรรจุภัณฑ์ขั้นสุดท้ายของIntel ระบุเป้าหมายในอนาคตที่ชัดเจน สำหรับ EMIB และ Foveros และยังเผยรายละเอียดข้อกำหนด Hybrid Bonding เมื่อเทียบกับการเชื่อมต่อระหว่างกันอื่นๆ


Intel กล่าวว่า Hybrid Bonding จะปรับขนาด Bump pitch ที่ต่ำกว่า 10 ไมครอนด้วยความหนาแน่นของการ bump ที่ 10,000 มม.^2 ซึ่งน่าประทับใจกว่าเป้าหมายสำหรับการเชื่อมต่อระหว่างกันที่มีอยู่มาก เทคโนโลยีนี้ยังมีจุดมุ่งหมายเพื่อดำเนินการ

ถ่ายโอนข้อมูลด้วยการใช้พลังงานที่ต่ำจนแทบไม่น่าเชื่อที่ 0.05 pJ/bit ซึ่งเป็นสัญญาณว่า Intel มีเป้าหมายที่ทะเยอทะยานสำหรับอนาคตของเทคโนโลยีการเชื่อมต่อระหว่างกัน


ในขณะที่ Intel กำลังยุ่งอยู่กับการพัฒนารูปแบบการเชื่อมต่อระหว่างกันรูปแบบใหม่ เทคโนโลยี EMIB และอินเทอร์เฟซ AIB ได้รับการพิสูจน์และมีการเติบโตในตลาดแล้ว เราคาดว่า Intel จะใช้ประโยชน์จากเทคโนโลยีบรรจุภัณฑ์นี้ ซึ่งอาจควบคู่ไปกับ

Foveros เนื่องจากเริ่มมีการรวมเอาชิปเล็ตจำนวนมากมาออกแบบของตัวเอง ชิปเล็ตเหล่านั้นอาจรวมถึงสถาปัตยกรรมของ Intel เองที่ฝังอยู่บนโหนดกระบวนการของผู้อื่น เนื่องจากดูเหมือนว่าจะสร้างผลิตภัณฑ์ชั่วคราวเพื่อกู้คืนจากโหนดปฏิบัติการ

7nm ที่ล่าช้า

[ultraline]

Intel 12th-Gen Alder Lake Xe LP Integrated Graphics


ชุดการทดสอบ Geekbench ที่ส่งมาได้ให้ข้อมูลคร่าวๆ เกี่ยวกับการปรับปรุงด้านกราฟิกสำหรับชิป Alder Lake บางตัว แพทช์ล่าสุดของ Linux ระบุว่าชิปเป็นสถาปัตยกรรม Gen12 Xe LP เช่น เดียวกันกับที่อยู่ Tiger Lake แม้ว่าจะมีความเป็นไปได้ที่

ชัดเจนในการเปลี่ยนแปลงสถาปัตยกรรมย่อย (12.1, 12.2, ฯลฯ ) นอกจากนี้ยังมีรายการสำหรับการกำหนดค่า GT0.5 ในไดรเวอร์มีเดียของ Intel แต่นั่นเป็นรูปแบบใหม่ในแบบแผนการตั้งชื่อของ Intel สำหรับโปรเซสเซอร์ Alder Lake-S มาพร้อมกับ

หน่วยประมวลผล ที่เรียกว่า execution unit (EU)32 EU (256 shaders) ในการกำหนดค่า GT1 และ iGPU ในตัวอย่างแรกๆ จะทำงานที่ 1.5 GHz นอกจากนี้เรายังได้เห็นการวัดประสิทธิภาพ Alder Lake-P ด้วยการกำหนดค่า GT2 ด้วย 96 EUs (768

shaders) ซิลิกอนXe LP iGPU รุ่นแรกในรุ่น -P ทำงานที่ 1.15GHz ซึ่งทั้งหมด เป็นตัวอย่างทดสอบทางวิศวกรรม ซึ่งสามารถเปลี่ยนแปลงได้เมื่อเป็นรุ่นที่วางจำหน่าย

สำหรับ GPU ในตัวของซีพียู Alder Lake รองรับเอาต์พุตการแสดงผลสูงสุดถึง ห้าเอาต์พุต (eDP, dual HDMI และ Dual DP++) และรองรับคุณสมบัติการเข้ารหัส/ถอดรหัสเดียวกันเหมือนกับซีพียู Rocket Lake และ Tiger Lake รวมถึงการถอดรหัส AV1

8 บิตและ 10 บิต 12- บิต VP9และ HEVC 12 บิต

[ultraline]

Intel Alder Lake Gen12 GPU: GT0.5 and GT1


ข้อตกลงของ Media Driver เปิดเผยว่า Intel Alder Lake-S จะใช้กราฟิกแบบรวม GT0.5 หรือ GT1 ซึ่งจะใช้สถาปัตยกรรม Gen12 เดียวกันที่เรียกว่า Xe-LP Tiger Lake, Rocket Lake และ Alder Lake ทั้งหมดอยู่ในคอลัมน์เดียว ซึ่งบ่งชี้ว่า

สถาปัตยกรรมกราฟิกเหล่านั้นมีความแตกต่างกันเพียงเล็กน้อยหรือไม่มีเลย มีข่าวลือว่า Alder Lake อาจเป็น Gen12.2 ในขณะที่ TGL และ RKL เป็น Gen12.1 อย่างไรก็ตาม ยังไม่เป็นที่ทราบแน่ชัดว่ามีการเปลี่ยนแปลงใดๆ กับสถาปัตยกรรมย่อยเหล่า

นี้หรือไม่ ชื่อรหัส GT0.5 และ GT1 กำหนดจำนวนคอร์ที่ CPU แต่ละตัวอาจมี โดยทั่วไปแล้ว Intel จะแบ่ง iGPus เป็น GT1 หรือ GT2 โดยส่วนหลังจะเป็น iGPU แบบเต็มประสิทธิภาพกว่า ในกรณีนี้ อาจใช้ GT2 กับ Alder Lake-M หรือ P series ใน

ขณะที่เดสก์ท็อป ADP-S series ไม่ต้องการiGPU ที่ทรงพลังเช่นนี้ เนื่องจากสามารถทำงานกับ GPU แบบแยก เช่น GeForce RTX, Radeon RX หรือใน กรณีของ Intel อาจเป็นซีรี่ส์ Xe-HPG ที่กำลังจะมีขึ้น

[ultraline]

Intel Media Driver ได้แสดงรายการการเข้ารหัสและถอดรหัสวิดีโออย่างเป็นทางการของ Alder Lake-S แล้ว บริษัทไม่ได้แยกความแตกต่างระหว่าง Tiger Lake (TGL), Rocket Lake (RKL) และ Alder Lake-S (ADL-S) ซึ่งทั้งหมดนี้เป็นผลิตภัณฑ์ใน

ตระกูลเดียว ตามที่ระบุไว้โดยIntel มีเพียง Tiger Lake เท่านั้นที่รองรับการถอดรหัส VP8

[ultraline]

DDR5 SDRAM

Double Data Rate 5 Synchronous Dynamic Random-Access Memory (DDR5 SDRAM) เป็นประเภทของหน่วยความจำเข้าถึงโดยสุ่มแบบไดนามิกซิงโครนัส เมื่อเทียบกับ DDR4 SDRAM รุ่นก่อน DDR5 ได้รับการออกแบบเพื่อลดการ

ใช้พลังงาน ในขณะเดียวกันก็เพิ่มแบนด์วิดท์เป็นสองเท่า ตามมาตรฐานซึ่งเดิมตั้งเป้าไว้สำหรับปี 2018 เปิดตัวเมื่อวันที่ 14 กรกฎาคม 2020 คุณลักษณะใหม่ที่เรียกว่า Decision Feedback Equalization (DFE) ช่วยให้สามารถปรับขนาดความเร็ว IO ได้

สำหรับแบนด์วิดท์ที่สูงขึ้นและการปรับปรุงประสิทธิภาพ DDR5รองรับแบนด์วิดธ์มากกว่า DDR4 รุ่นก่อน โดยมีความเร็ว 4.8 กิกะบิตต่อวินาที นอกจากนี้ DDR5 จะมีเวลาหน่วงในการเข้าถึงข้อมูลเท่ากับ DDR4 และ DDR3 อีกด้วย ที่ผ่านมา SK Hynix

เปิดตัวชิป DDR5 DRAM ตัวแรกของโลกอย่างเป็นทางการเมื่อวันที่ 6ตุลาคม 2020ยังมีมาตรฐาน JEDEC อีกฉบับสำหรับ LP-DDR5 (Low Power Double Data Rate 5) ซึ่งออกแบบมาสำหรับแล็ปท็อปและสมาร์ทโฟน ได้ถูกเปิดเผย ในเดือน

กุมภาพันธ์ 2019

เมื่อเปรียบเทียบกับ DDR4 แล้ว DDR5 จะลดแรงดันไฟฟ้าของหน่วยความจำลงเหลือ 1.1 V ซึ่งช่วยลดการใช้พลังงาน โมดูล DDR5 สามารถทำงานกับตัวควบคุมแรงดันไฟฟ้าออนบอร์ดเพื่อให้ได้ความเร็วสูงขึ้น แต่ความสามารถนี้จะทำต้นทุนเพิ่มขึ้น

คาดว่าจะใช้งานได้เฉพาะกับโมดูลสำหรับเกรดเซิร์ฟเวอร์และผู้บริโภคระดับไฮเอนด์เท่านั้น DDR5 รองรับความเร็ว 51.2 GB/s ต่อโมดูล และ 2 memory channel ต่อโมดูล

มีการคาดการณ์ว่า การใช้งานส่วนใหญ่สำหรับ DDR4 ที่ใช้ในปัจจุบันจะมีการเปลียนไปใช้ DDR5 ในที่สุด ดังนั้นเพื่อให้เกิดการใช้งานบบเดสก์ท็อปและเซิร์ฟเวอร์ (แล็ปท็อปน่าจะใช้ LPDDR5 แทน) จะต้องมีตัวควบคุมหน่วยความจำอยู่ในซีพียูของ

Intel และ AMD รองรับ แต่ปรากฏว่าในเดือนมิถุนายน 2563 แต่ก็ยังไม่มีการประกาศการสนับสนุนอย่างเป็นทางการจากทั้งสองค่าย ในขณะเดียวกันซีพียู Rocket Lake เจนเนอเรชั่น 11 ของ Intel และซีพียู Ryzen 5000-series ของ AMD ทั้งคู่ยังคง

ใช้ DDR4 RAM มีรายงานแผนงาน AMD ภายในว่าจะมีการรองรับ DDR5 สำหรับ 2022 Zen 4 CPUs และ Zen 3+ APUs สำหรับอินเทลมีข่าวออกมาแสดงให้เห็นการวางแผนสนับสนุน DDR5 บนสถาปัตยกรรมไมโคร Intel Sapphire Rapids 2021

และสถาปัตยกรรมไมโคร Alder Lake ที่จะเปิดตัวปลายปีนี้

ในขณะที่ SDRAM รุ่นก่อนๆ อนุญาตให้ DIMM ที่ไม่มีบัฟเฟอร์ซึ่งประกอบด้วยชิปหน่วยความจำและเส้นทางการเชื่อมต่อแบบพาสซีฟ(รวมถึง SPD ROM ที่ตรวจจับการมีอยู่ของอนุกรมขนาดเล็ก) DDR5 DIMM จำเป็นต้องมีวงจรแอ็คทีฟเพิ่มเติม

ทำให้อินเทอร์เฟซของDIMM แตกต่างจากอินเทอร์เฟซไปยังชิป RAM เอง DDR5 DIMM มาพร้อมกับกำลังไฟจำนวนมากที่ 1.2 V และด้วยการจัดการกำลังไฟอินเทอร์เฟซที่ 3.3 V และใช้วงจรออนบอร์ด (วงจรรวมการจัดการพลังงานและส่วนประกอบ

แบบพาสซีฟที่เกี่ยวข้อง) เพื่อแปลงเป็นแรงดันไฟฟ้าที่ต่ำกว่า ที่กำหนดโดยชิปหน่วยความจำ การควบคุมแรงดันไฟฟ้าขั้นสุดท้ายให้ใกล้กับจุดใช้งานจะทำให้พลังงานที่เสถียรยิ่งขึ้น สิ่งเหล่านี้จะสะท้อนถึงการพัฒนาโมดูลควบคุมแรงดันไฟฟ้าสำหรับ

แหล่งจ่ายไฟของ CPU ได้เป็นอย่างดี


DDR5 DIMM ทั้งหมดที่ได้รับการลงทะเบียนแล้ว ชิป "registered clock driver" (RCD) จะแปลงจากบัสคำสั่ง/แอดเดรส ที่อัตราการส่งข้อมูลแบบสองเท่าซึ่งมีความกว้าง 7 บิต ไปยัง DIMM เพื่อเปลียนเป็นสัญญาณคำสั่ง/แอดเดรสของอัตราการส่ง

ข้อมูลแบบเท่าเดียวที่มีความกว้าง14 บิต ที่กำหนดโดยชิป DRAM ต่างจาก DDR4 ตรง ที่ DDR5 DIMM ทั้งหมดจะมี ECC ในชิป ซึ่งจะตรวจพบและแก้ไขข้อผิดพลาดก่อนที่จะส่งข้อมูลไปยัง CPU จะยังคงมีทั้ง DIMM DDR5 ที่ไม่ใช่ ECCและ ECC

สำหรับ ECC จะมีช่องทางส่งข้อมูลพิเศษไปยัง CPU เพื่อส่งข้อมูลที่ได้จากการตรวจจับข้อผิดพลาด ทำให้ CPU สามารถตรวจจับและแก้ไขข้อผิดพลาดที่เกิดขึ้นระหว่างการส่งข้อมูลได้ DIMM แต่ละตัวมีช่องสัญญาณอิสระสองช่อง


ในขณะที่รุ่น SDRAM ทั่วไป ก่อนหน้านี้มีบัส( คำสั่ง/แอดเดรส) หนึ่งสายควบคุมสายข้อมูล 64 หรือ 72 (ไม่ใช่ ECC/ECC) แต่ DDR5 DIMM แต่ละตัว มีสองบัส(คำสั่ง/แอดเดรส) ควบคุมสายข้อมูล 32 หรือ 40 ( มีทั้งที่ไมม่มี ECC/แบบที่มีECC)

แต่ละสาย รวม ได้ 64 หรือ 80 เส้นทางข้อมูล ความกว้างของบัสขนาด 4 ไบต์คูณด้วยสองเท่าของความยาวต่อเนื่องขั้นต่ำที่ 16 จะรักษาขนาดการเข้าถึงขั้นต่ำที่ 64 ไบต์ ซึ่งตรงกับขนาดเส้นทางแคชที่ใช้โดยไมโครโปรเซสเซอร์ x86

[sperrr]

เป็นห่วงเรื่องราคาจริงครับ

[ultraline]

เป็นห่วงเรื่องราคาจริงครับ

ราคาไม่น่าจะแตกต่างกันมากสำหรับ RAM แต่จะเป็นแค่ช่วงที่เปิดตัว เหมือนกับตอนที่ DDR4 เปิดตัวช่วงแรกๆ

[micronz]

แรมเทพๆๆสงสัยได้มาเล่นไมคร่อนกันจริง ซัมซุงเหมือนป้อนมือถือ ก็ไม่ค่อยจะเหลือให้พีซีมากและ

[ultraline]

ปลายปี 2020 TEAMGROUP บรรลุข้อตกลงความร่วมมือกับผู้ผลิตเวเฟอร์ DRAM ชั้นนำ และเริ่มพัฒนาเทคโนโลยี DDR5 ตั้งแต่นั้นมา TEAMGROUP ได้ทุ่มเทให้กับการวิจัยและพัฒนาโมดูล DDR5 โดยร่วมมือกับผู้ผลิตมาเธอร์บอร์ดรายใหญ่หลายราย

เพื่อให้แน่ใจว่าแต่ละขั้นตอนR&Dผ่านการทดสอบอย่างครอบคลุมและเพื่อส่งมอบผลิตภัณฑ์คุณภาพสูงสุดที่อุตสาหกรรมเคยเห็นมา TEAMGROUPเป็นผู้นำอุตสาหกรรมในวันนี้ ในขณะที่เราประกาศเปิดตัวโมดูลหน่วยความจำ DDR5 ตัวแรกของโลก

สำหรับเดสก์ท็อปอย่างเป็นทางการ นั่นคือTEAMGROUP ELITE U-DIMM DDR5 ซึ่งคาดว่าจะวางจำหน่ายบนแพลตฟอร์ม EC หลักๆ สำหรับผู้บริโภคทั่วโลกภายในสิ้นเดือนมิถุนายนและ ต้นเดือนกรกฎาคม

การเปิดตัวครั้งแรกของโมดูลหน่วยความจำ TEAMGROUP ELITE DDR5 จะรองรับความจุ 16GBx2 ที่ความถี่ 4800MHz โดยมีแรงดันไฟฟ้า 1.1V CL40-40-40-77 ซึ่งเป็นไปตามข้อกำหนดมาตรฐานที่กำหนดโดยสมาคม JEDEC เมื่อเทียบกับความถี่

มาตรฐานสูงสุด 3200MHz ในรุ่นDDR4 แล้ว DDR5 สามารถเพิ่มความเร็วได้ถึง 50% แรงดันไฟต่ำ 1.1V ยังประหยัดพลังงานมากกว่ารุ่นก่อน เพื่อให้แน่ใจว่ามีการรบกวนน้อยที่สุดสำหรับโมดูลหน่วยความจำ การจัดการพลังงานจะถูกถ่ายโอนจาก

เมนบอร์ดไปยังหน่วยความจำด้วย IC การจัดการพลังงานแบบพิเศษ(PMIC) เพื่อการควบคุมโหลดของระบบที่มีประสิทธิภาพมากขึ้น คุณลักษณะที่เหลือเชื่อที่สุดของ ELITE DDR5 คือการเพิ่มหน่วยความจำ DDR4 16 ช่องเป็นสองเท่าของ DDR5 32

ช่อง เพื่อปรับปรุงโครงสร้าง IC ให้พร้อมใช้งานได้สองเท่า นอกจากนี้ยังมี ECC แบบ on-die (รหัสแก้ไขข้อผิดพลาด) ที่รวมอยู่ใน DRAM IC สำหรับการกู้คืนหน่วย DRAM ด้วยตนเอง เพื่อให้มั่นใจว่าระบบ DRAM ที่มี DDR5 จะได้รับความเสถียรใน

ระดับที่สูงขึ้น


โมดูลหน่วยความจำใช้ได้กับเมนบอร์ด Intel 600 series ที่เข้ากันได้กับ DDR5 DDR5 ของ TEAMGROUP จะวางจำหน่ายทั่วโลกในปลายเดือนมิถุนายนนี้ และการเปิดตัวผลิตภัณฑ์เบื้องต้นจะวางจำหน่ายที่ Amazon US, Newegg, Amazon Japan

และแพลตฟอร์ม EC หลักๆ ในยุโรป เกมเมอร์ เตรียมตัวให้พร้อมสำหรับสัมผัสแรก ยุค DDR5 ใหม่กับ TEAMGROUP