การเปลียนแปลงครั้งใหญ่สำหรับ Intel CPU Gen 12 ที่มี Code Name ว่า Alder Lake

[TWK.]

แจ่มแมวมากเลย

[ultraline]

Intel's 10nm SuperFin Technology

แผนการณ์ของ Intel ที่จะบีบอัดและรีดประสิทธิภาพที่เพิ่มขึ้นจาก 10nm นั้นไม่ใช่น่าแปลกใจเลย - บริษัท ได้เรียนรู้คุณค่าของการปรับปรุงระหว่างโหนดอย่างยากลำบากในช่วงความล่าช้า 10nmโดยไม่หยุดหย่อน ผ่านการแก้ไข "+" เป็นเวลา

นานสำหรับโหนด 14nm โดยแต่ละขั้นตอนจะช่วยเพิ่มประสิทธิภาพการทำงานทั้งของ Skylake, Kaby Lake, Coffee Lake และ Cooper Lake ที่ผ่านขบวนการทำซ้ำชิปของ Intel แต่ละขั้นตอนภายในโหนดทำให้ประสิทธิภาพของทรานซิสเตอร์ดีขึ้น

3.8%ถึง 5.9%ที่การรั่วไหลกระแสในระดับ iso ซึ่งส่งผลประโยชน์ด้านประสิทธิภาพที่จับต้องได้ซึ่งช่วยให้ Intelยังคงสามารถแข่งขันได้ แม้จะมีความล่าช้า 10nmอย่างต่อเนื่องก็ตาม อันที่จริง Intel อ้างว่าได้สามารถดึงประสิทธิภาพเพิ่มขึ้นจากการ

ปรับปรุงโหนด จาก14nmมาเกือบเพียงพอแล้ว จากการย้ายไปยังโหนดกระบวนการใหม่ที่หนาแน่นขึ้น

หลังจากการปรับปรุงภายในโหนดสี่ครั้ง ซึ่งสร้างความบันเทิงและความสับสนให้กับผู้สังเกตการณ์ในอุตสาหกรรมอย่างมาก ขณะนี้ Intel อยู่ในโหนด 14nm++++ เห็นได้ชัดว่า Intelไม่ได้วางแผนสำหรับการทำซ้ำหลายครั้งของโหนดนี้เมื่อครั้ง

แรกที่เพิ่มเครื่องหมาย "+" ในการเพิ่มประสิทธิภาพ 14nm ครั้งแรกและรูปแบบนี้ดูเทอะทะ อันที่จริง เนื่องจากความสับสนอย่างมากเกี่ยวกับแผนการตั้งชื่อซึ่งรวมถึงทีมของ Intel เอง ตอนนี้บริษัทจะกำหนดชื่อเฉพาะใหม่ให้กับแต่ละ

โหนดของกระบวนการ "10nm SuperFin" ถือเป็นการเปิดตัวครั้งแรก สำหรับคำศัพท์ใหม่ แต่ Intel กล่าวว่าโหนดนี้เทียบเท่ากับการแก้ไข 10nm+ Intel กล่าวว่าชื่อ "SuperFin" มาจากการผสมผสานของ SuperMIMซึ่งเป็นหนึ่งในส่วนผสมหลักในการ

ออกแบบที่เรา จะกล่าวถึงด้านล่าง และ FinFET ซึ่งเป็นคำศัพท์ของ Intel สำหรับการออกแบบทรานซิสเตอร์ 3D ตัวแรกที่เปิดตัวเมื่อสามรุ่นแล้วและยังคงดำเนินต่อไปจนถึงทุกวันนี้โหนด 10nm รุ่นแรกของ Intel พบปัญหามากมาย ทำให้จำเป็นต้องมี

กระบวนการออกแบบใหม่ที่ยาวนานเพื่อแก้ไขปัญหาที่ยังไม่ได้อธิบายหลายประการ Intel บอกเราว่า 10nm เวอร์ชันที่วางจำหน่ายในปัจจุบันยังคงใช้เทคโนโลยี (1) Cobalt, (2) Contact Over Active Gate (COAG) และ (3) Self-Aligned Quad

Patterning (SAQP) เทคโนโลยีใหม่ทั้งสามนี้เปิดใช้งานการปรับปรุงความหนาแน่น 2.7X บนเทคโนโลยี14nm แต่มีข่าวลือว่านี่เป็นต้นเหตุของความล่าช้าของ Intel

[ultraline]

SuperFin 10nm ของ Intel สร้างขึ้นจากเทคโนโลยีเหล่านั้นด้วยความก้าวหน้าหลายขั้นในตัวเอง Intel ได้ปรับปรุง gate pitch เพื่อให้ขับกระแสไฟสูงขึ้นสำหรับฟังก์ชันความเร็วสูงบางฟังก์ชัน และวิธีการ epitaxial growth ที่เพิ่มขึ้นบนองค์ประกอบ

ของซอร์สและเดรน ช่วยลดความต้านทานและปรับปรุงความเครียด(strain) ที่ช่วยให้กระแสไหลผ่านช่องทางได้มากขึ้นทำให้ตัวพาประจุเคลื่อนที่ได้เร็วยิ่งขึ้น ทรานซิสเตอร์ 10nm SuperFin มีแท่นบาง(thin barrier)ใหม่ที่ช่วยลดความต้านทานการ

เชื่อมต่อถึง 30% ซึ่งช่วยปรับปรุงประสิทธิภาพการเชื่อมต่อ -ปัจจัยสำคัญเนื่องจากการเชื่อมต่อระหว่างกันยังคงหดตัวและกลายเป็นหนึ่งในแท่น (barrier)ที่ใหญ่ที่สุดแห่งหนึ่งเมื่อเทียบกับขนาดชิป อินเทลอ้างว่าตัวเก็บประจุ SuperMIM (Metal-

Insulator-Metal)ช่วยเพิ่มความจุ MIM ได้ถึง 5 เท่า เมื่อเทียบกับอุปกรณ์ "มาตรฐานอุตสาหกรรม"ที่มีโครงสร้างเท่ากัน สิ่งนี้ช่วยรับมือกับ Vdroop(แรงดันไฟ CPUตกเมื่อมีโหลด)ได้ ซึ่งช่วยให้มั่นใจได้ถึงความถี่นั้นคงที่นานขึ้น Intel กล่าวว่าใช้วัสดุ

Hi-K ใหม่ที่ซ้อนกันในโครงสร้าง superlattice ที่ทำซ้ำ และยังเพิ่มเลเยอร์ประสิทธิภาพสูงอีก 2 ชั้นที่ด้านบนของสแต็ก การเปลี่ยนแปลงนี้ไม่ส่งผลต่อความหนาแน่น แต่มีผลกระทบต่อประสิทธิภาพอย่างมาก

[best0032001]

ตอนนี้ ห่วงอย่างเดียว คือ ราคา MB ไม่ได้ห่วงการพัฒนา CPU เลย

ทั้ง intel b560 แม้แต่ฝั่ง AMD b550 ราคา เฉลียพุ่งสูงมาก ออก cpu รุ่นใหม่มา จะหา MB ดีดีราคาคุ้มค่าไม่เกิน 4000 นี้น่าจะยากมากยุ่งนี้

[ultraline]

ตอนนี้ ห่วงอย่างเดียว คือ ราคา MB ไม่ได้ห่วงการพัฒนา CPU เลย

ทั้ง intel b560 แม้แต่ฝั่ง AMD b550 ราคา เฉลียพุ่งสูงมาก ออก cpu รุ่นใหม่มา จะหา MB ดีดีราคาคุ้มค่าไม่เกิน 4000 นี้น่าจะยากมากยุ่งนี้

เมนบอร์ดแพงแน่นอนสำหรับ CPU Hybrid แถมซ็อกเก็ตแบบ 1700 ระบบระบายความร้อนก็ต้องหาใหม่เพิ่ม ส่วน CPU ก็มีส่วนสำคัญในการเลือกใช้งาน ให้เหมาะสม ทุกอย่างเปลี่ยนใหม่หมด

[ultraline]

ทรานซิสเตอร์ 10nm SuperFin ให้ความเร็วสัญญาณนาฬิกาที่สูงกว่า ณ ค่าแรงดันไฟฟ้าใดๆ ที่กำหนด และสามารถทำงานได้ที่แรงดันไฟฟ้าต่ำกว่า ณ ที่ค่าความถี่ใดๆที่กำหนด ทรานซิสเตอร์ยังมีช่วงไดนามิกที่กว้างมากขึ้น ตั้งแต่ Vmin ถึง Vmax

(แรงดันไฟฟ้าต่ำสุด/สูงสุด) และ Vmax มีช่วงที่ขยายออกไปมากกว่าที่พบในทรานซิสเตอร์ 10nm ดั้งเดิม ด้วยการปรับแต่งสถาปัตยกรรมเพื่อใช้ประโยชน์จากช่วงไดนามิกเต็มรูปแบบของทรานซิสเตอร์ Intel อ้างว่า Tiger Lake มีทั้งความถี่สูงสุด ที่สูง

ขึ้นในการใช้งานโดยไม่มีข้อจำกัดทางความร้อน และเร็วกว่า และมีประสิทธิภาพมากกว่าในสภาพแวดล้อมที่จำกัดค่า TDP อินเทลกล่าวว่าจุดสุดยอดของการปรับแต่งทำให้มีการปรับปรุงประสิทธิภาพที่เหนือกว่าทั่วไป จากแกน Willow Cove ที่ปรับให้

ค่า IPC เหมาะสมเล็กน้อยเหนือแกน Sunny Cove ที่มีอยู่ใน Ice Lake อินเทลกล่าวว่าผลลัทธ์สุทธิ ที่เป็นค่าเดียวกับประสิทธิภาพเที่เพิ่มขึ้นกับที่บริษัทคาดหวังจากการแก้ไข "+" ภายในโหนดทั้งชุด แต่มีการทำซ้ำเพียงครั้งเดียว อินเทลอ้างว่า

ทรานซิสเตอร์เหล่านี้เป็นการปรับปรุงโหนดภายใน เพียงโหนดเดียวที่ใหญ่ที่สุดในประวัติศาสตร์ของบริษัท

[ultraline]

อินเทลพบปัญหาเกี่ยวกับโหนดดั้งเดิม 10nm ซึ่งจำเป็นต้องมีการออกแบบใหม่ ดังนั้นมีการพิจารณที่จะดำเนินต่อไปว่า มีคุณสมบัติใหม่จำนวนมากสอดคล้องกับความจำเป็นในการแก้ไขปัญหาที่ขัดขวางประสิทธิภาพและผลประโยชน์ที่จะได้รับ

จาก 10nm เจนเนอเรชั่นแรก อินเทลอ้างว่าได้มีการปรับปรุงฟังก์ชั่นหนึ่งขั้นตอนในโหนดกระบวนการ 10nm และการปรับปรุงนี้ได้อยู่ในความสนใจของสถาปนิกศูนย์ข้อมูลของบริษัท Koduri กล่าวว่าบริษัทกำลังดำเนินการเกี่ยว

กับกระบวนการใหม่ที่มีชื่อว่า"Enhanced SuperFin" ซึ่งได้รับการปรับมาให้เหมาะสมสำหรับศูนย์ข้อมูลโดยเฉพาะ ซึ่งจะนำมาซึ่งการเพิ่มประสิทธิภาพการทำงานและการปรับปรุงการเชื่อมต่อระหว่างกัน สิ่งถือเป็นข้อพิจารณาที่สำคัญสำหรับชิป

ที่ใช้ใน data center ต้องอาศัยแบนด์วิดท์สูงสุดระหว่างคอร์ที่เน้นหนักในการประมวลผลและอินเทอร์เฟซ I/O ที่ใช้งานอย่างหนัก

Intel กล่าวว่าเทคโนโลยีกระบวนการนี้จะเปิดตัวพร้อมกับ Rambo Cache ของบริษัทในการ์ด Xe Ponte Vecchio และชิปศูนย์ข้อมูล Sapphire Rapids

[good11]

Road to 10+++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ อิอิ

[ultraline]

Decoupling Architecture from Process Nodes (คิดใหม่ ทำใหม่ ด้วยการแยกสถาปัตยกรรมออกจากโหนดปฏิบัติการ)


ความพยายามของอินเทลเกี่ยวกับโหนด 10nm ทำให้บริษัทต้องคิดใหม่ถึงแนวทางการออกแบบชิปอย่างสมบูรณ์ ในอดีตวิธีการออกแบบของ Intel มุ่งเน้นไปที่การออกแบบ single-die monolithic ด้วยสถาปัตยกรรมที่มีการเชื่อมต่ออย่างหนาแน่นและ

ปรับแต่งให้เข้ากับแต่ละโหนดปฏิบัติการโดยเฉพาะ น่าเสียดายที่สิ่งเหล่านี้ทำให้ผู้ผลิตชิปต้องเผชิญกับผลกระทบของความล่าช้าจากความพยายามที่จะมุ่งไปสู่โหนดที่เล็กกว่าและหนาแน่นกว่า อินเทลเปิดเผยอย่างตรงไปตรงมาว่าความเชื่อมโยงเชิง

ลึกระหว่างสถาปัตยกรรม, IP และโหนดกระบวนการเฉพาะก่อให้เกิดสถาปัตยกรรมใหม่ เช่น Sunny Cove ออกสู่ตลาดภายในกรอบเวลาที่เหมาะสม แต่ก็ยังทำให้อินเทลยังสูญเสียความสามารถในการแนะนำคุณสมบัติใหม่ที่สำคัญอย่างยิ่งในเวลาที่เหมาะ

สม เช่น PCIe Gen 4 ทำให้เกิดข้อบกพร่องในจัดลำดับผลิตภัณฑ์ การขาดความยืดหยุ่นส่งผลให้การพัฒนาอย่างรวดเร็วของผลิตภัณฑ์รูปแบบใหม่ ๆ เช่น Xe Graphics ล่าช้าออกไป ความสัมพันธ์แนบแน่นระหว่างสถาปัตยกรรมและโหนดปฏิบัติการ

ทำให้แทบเป็นไปไม่ได้เลยที่จะย้ายการออกแบบเหล่านั้นไปยังโหนดปฏิบัติการที่เก่ากว่าหรือเปลี่ยนการออกแบบไปเป็นโหนดจากโรงงานผลิตอื่น แผนฉุกเฉินชุดแรกของอินเทลถือเป็นการเปลี่ยนแปลงวิธีการออกแบบของบริษัท ประการแรกอินเทล มุ่งมั่น

ที่จะแยกสถาปัตยกรรมออกจากกระบวนการ ซึ่งทำให้สถาปัตยกรรมสามารถเคลื่อนย้ายไปมาระหว่างโหนดได้ วิธีการใหม่นี้ช่วยให้ผู้ผลิตชิปใช้สถาปัตยกรรมที่ใหม่กว่าบนโหนดที่เก่ากว่าได้ ซึ่งจะทำให้การปรับใช้เร็วขึ้นเมื่อเผชิญกับความล่าช้าที่ไม่คาดคิด

นอกจากนี้ยังช่วยให้อินเทล เลือกโหนดที่ดีที่สุดสำหรับวัตถุประสงค์ที่ต้องการ ไม่ว่าจะเป็นโหนดที่พัฒนาภายในหรือโหนดจากผู้จำหน่ายภายนอกการเปลี่ยนแปลงเหล่านี้ส่งผลให้เกิดการเสียสละระดับของการปรับแต่งสถาปัตยกรรมเชิงลึกสำหรับโหนด

ปฏิบัติการแต่ละโหนด ซึ่งส่งผลให้การปรับแต่งเพิ่มประสิทธิภาพได้น้อยลงแต่ อย่างไรก็ตามผลลัพธ์ที่ได้ คือกระบวนการออกแบบที่รวดเร็วและยืดหยุ่นมากขึ้น ซึ่งช่วยให้บริษัทก้าวข้ามความท้าทายด้วยเเทคโนโลยีปฏิบัติการของมันได้

[ultraline]

อินเทลเริ่มมาถูกทางแล้ว กรอบเวลาในการปลดปล่อย ซีพียูแต่ละรุ่น เริ่มจะเป็นไปตามตารางที่วางเอาไว้ แต่ไม่น่าจะมี 10+ มากเหมือน 14 +++ แล้วล่ะ เพราะต้องขยับไปที่ 7 nm ภายในปี 2023 ถ้าไม่มีปัญหาเรื่องการผลิต

[ultraline]

Intel Advanced Packaging

[ultraline]

[ultraline]

[ultraline]

เทคโนโลยีการบรรจุแพ็คขั้นสูงของ Intel อนุญาติให้สามารถผสมและจับคู่ IP กับ โหนดปฏิบัติการจากเวนเดอร์รายอื่นที่ที่รวมเอาความแตกต่างไว้ในแพ็คเก็จเดียวกันได้ ทำให้เป็นช่วงเวลาที่ได้เปรียบทางการตลาด นอกจากนี้ยังช่วยลดการลงทุนของ

บริษัทในพื้นที่บางส่วน เช่น I/Oภายนอกและอุปกรณ์หน่วยความจำ ซึ่งผู้ขายรายอื่นมีโซลูชันที่ดีกว่า เป้าหมายสูงสุดคือการผสมผสานเทคโนโลยีต่างๆ เหล่านี้ไว้ในแพ็คเกจเดียวด้วยประสิทธิภาพการเชื่อมต่อและแบนด์วิธที่ตรงกัน หรือเหนือกว่า

ประสิทธิภาพของแม่พิมพ์ monolithic เดิม


แนวคิดเบื้องหลังการผสมและการจับคู่ส่วนประกอบไม่ใช่เรื่องใหม่สำหรับอินเทลเลย แม้ว่าบริษัท เริ่มทำงานกับ EMIB (Embedded Multi-Die Interconnect Bridge) เมื่อเกือบ 20 ปีที่แล้ว เทคนิคนี้ใช้สะพานซิลิกอนขนาดเล็กที่ฝังอยู่ในพื้นผิววัสดุ ที่

เป็นซับสเตรท (เจาะลึกที่นี่)เพื่อเพิ่มประสิทธิภาพและลดต้นทุน หลังจากการจดสิทธิบัตรเทคโนโลยีในปี 2008 Intelได้นำไปใช้กับผลิตภัณฑ์ที่มีปริมาณมากเป็นครั้งแรกกับ Kaby Lake-G SoCนี้โดยจับคู่ GPU block Intel ที่ซื้อจาก AMD กับ HBM stack

จากผู้จำหน่ายภายนอกรายอื่นซึ่งพิสูจน์ได้ว่า Intel สามารถปรับ EMIB ควบคู่ไปกับ Chiplets ภายนอกที่ใช้ในการผลิตในปริมาณมาก อินเทลดำเนินการเปิดตัวด้วย Stratix 10 และ Agilex FPGAs ซึ่งใช้ชิปเล็ตจากโรงงานที่แตกต่างกันสามแห่ง บน

โหนดปฏิบัติการที่แตกต่างกันถึงหกโหนด ในแพ็คเกจที่ต่างกัน

[ultraline]