เปิดตัวเพชรฆาต Ryzen ตัวใหม่ Intel Tigerlake CPU ในงาน CES2020
ปรับปรุงความกว้างการส่งผ่านข้อมูล L1 cache line จาก 512-bit (64 Byte) สู่ 1024-bit (128 Byte)
ปรับปรุงความกว้างการส่งผ่านข้อมูล L2 cache และ L3 cache line จาก 1024-bit (128 Byte) เป็น
2048-bit (256 Byte) เป็นครั้งแรก เพิ่ม Instruction Fetch line จาก 16KByte เป็น 32KByte เพิ่ม Instruction Decoder จาก 4 Way Wide เป็น 6 Way Wide เริ่มใช้ L4 cache เป็นครั้งแรก
สนับสนุนสูงถึง 2GB HBM2
มาแล้วครับพี่น้อง พยัคฆ์ร้ายจากดินแดนทะเลสาบสีคราม
Comment