Originally posted by 48948935
View Post
1 Core ของ Xeon Phi จะมีถึง 4 Thread
เปลี่ยน Memory Controller ใหม่เพื่อให้รองรับแรม GDDR5 จำนวนมาก (ในเว็บบอกว่าจริงๆยัดได้มากกว่า 8GB อีก)
ใส่ PCIe client logic เพื่อแปลงร่างจากชิพธรรมดาให้มีหน้าตาแบบการ์ดจอ
จัดหนัก L2 cache มากถึง 512KB ต่อ Core
ไม่มี L3 cache
ใส่ 512-bit SIMD เข้ามาในแต่ละ Core เพื่อช่วยเพิ่มประสัทธิภาพภาพการประมวลผลแบบเวกเตอร์ (VPU) โดย 512-bit SIMD สามารถทำงานได้ถึง 16 คำสั่งต่อ 1 สัญญาณนาฬิกาในโหมดปกติ และ 8 คำสั่งต่อ 1 สัญญาณนาฬิกาในโหลดความละเอียด 2 เท่า (ตัวนี้แหละที่ช่วยปั่นคะแนน Peak precision ให้ Xeon Phi)
ปรับปรุงระบบเชื่อมต่อระหว่าง Core กับ Core และ Core กับ Memory ให้เร็วยิ่งขึ้น
มีโหมดหลับลึกถึง 3 ระดับเพื่อช่วยประหยัดค่าไฟเวลาตกงาน (ไม่มีงานให้ทำ)
สรุปก็คือ MIC มีพื้นฐานมาจาก x86 ทำให้โปรแกรมต่างๆสามารถดึง Xeon Phi มาใช้งานได้โดยไม่ต้องไปเขียนโปรแกรมใหม่ทั้งหมด (อาจจะปรับปรุงเล็กๆน้อยๆ) ซึ่งผมมองว่าทาง Intel พยายามชูจุดเด่นในตรงนี้มากเลย เพราะ Tesla มันทำแบบนี้ไม่ได้นั่นเอง อิอิ
ใครสนใจข้อมูลเกี่ยวกับ Intel Xeon Phi Coprocessor ว่าข้างในนั้นมันมีอะไรบ้างลองเข้าไปอ่านในนี้ดูนะคับ http://software.intel.com/en-us/arti...knights-corner ผมว่าเขาทำมาดีนะ ใช้ภาษาที่เข้าใจง่ายดี อ่านแล้วรู้เรื่องกว่าพวก Data Sheet หลายร้อยหน้าเยอะเลย

Comment