มาลองเดากันสนุกๆครับ ว่าการรวมแคช+ยกเลิก CCX ของ Zen3 จะส่งผลอะไร มากแค่ไหน

[นกแสก]

2020-01-25 Zen2 Zen3.jpg

สถาปัตยกรรม Zen2 ในปัจจุบัน ได้นำรูปแบบ Chiplet มาใช้คือ 1 Chiplet (8 คอร์, 32MB L3) จะมี 2 CCX ซึ่งแต่ละ CCX จะมีคอร์ 4 คอร์รวมไว้ด้วยกันและมี L3 ขนาด 16MB ใช้ร่วมกัน โดยจะมี ID die ทำหน้าที่ควบคุม RAM และเชื่อมต่อ IO ต่างๆ ส่วน Chiplet นั้นจะทำหน้าที่ประมวลผลล้วนๆ หากพิจารณา Zen2 ในหนึ่งคอร์จะสามารถเข้าถึงพื้นที่ข้อมูลได้ดังนี้
- L1 และ L2 cache ของมันเอง
- L3 cache ขนาด 16MB ใน CCX ที่มันอาศัยอยู่ โดยจะเข้าใช้งาน L3 บน CCX อื่นไม่ได้
- RAM ของระบบ (รวมถึง Virtual Memory ที่ OS จัดสรรให้)

เท่าที่มีการเปิดเผยออกมา(ดังรูป) Zen3 มีจุดสำคัญที่ต่างจาก Zen2 คือ
- Zen3 Chiplet จะมี 8 คอร์ 32MB เหมือนเดิม แต่จะไม่แบ่งเป็น 4C+4C อีกแล้ว
- แต่ละคอร์จะใช้งาน L3 ได้เต็ม 32MB ซึ่งมากเป็น 2 เท่า (แม้ขนาด L3 รวมทั้งชิพจะเท่าเดิม)

ทั้งนี้สื่อ IT หลายแห่งมองว่าการปรับเปลี่ยนโครงสร้าง Chiplet เช่นนี้ดูฉลาดกว่า และน่าจะช่วยปรับปรุงสมรรถนะขึ้นมากพอสมควร สื่อคาดว่า Zen3 จะเพิ่ม IPC อย่างน้อย 7%

------------------
ข้อสังเกต:
1. ทำไม AMD ถึงออกแบบ Zen1, Zen2 เป็น CCX ตั้งแต่แรก? มันน่าจะมีเหตุผลดีๆบ้างสิ
2. สำหรับ Zen3 ในงาน Single Thread เมื่อคอร์ที่ทำงาน (Active Core) มีพื้นที่ L3 มากขึ้น ก็น่าจะทำงานได้ดีขึ้นด้วย
3. แต่ในงาน Multi Thread เมื่อทั้ง 8 คอร์ใช้ L3 เดียวกัน จะเกิดการแย่งพื้นที่จนเสียสมดุลหรือไม่? เช่นคอร์เดียวจองที่ไว้ 30MB เหลือไว้แค่ 2MB ให้ 7 คอร์ที่เหลือ

[นกแสก]

ข้อมูลเสริม... L3 Cache ขนาดใหญ่ขึ้น มีทั้งข้อดีและข้อเสีย
ข้อดี: เพิ่มโอกาสเจอข้อมูลที่ต้องการ (Cache Hit เพิ่ม) ทำให้ลดจำนวนการค้นหาใน RAM ซึ่งช้ากว่ามาก
ข้อเสีย: ใช้เวลาค้นข้อมูลนานขึ้น (Latency เพิ่ม) และหากค้นไม่เจอก็เท่ากับเสียเวลาฟรี (Cache miss penalty เพิ่ม) และกินไฟเพิ่มขึ้นด้วย