***ROZ2 - Republic Of Zen2 : Society for AMD Citizens***

[cement]

-ของก๊อปทำไมมันโหดจังมันโหดกว่าชาวบ้านเค้า
-7nmปลอมทำไมมันโหดจังมันโหดกว่าชาวบ้านเค้า

[micronz]

Nvidia นำไปก่อนใน DX 12 ultimate ด้วย Raytracing
AMD น่าจะตามมาใน RDNA2 ครับ ข่าวจาก วีดีโอการ์ด
https://videocardz.com/newz/amd-inte...ure-level-12_2

[ssk]

ถ้าผมจำไม่ผิด infinity fabric จะไปใช้ เจนที่ 3 แล้วมะ 555

ใช้ไปตลอกครับ เพราะเป็น Chiplet กันหมดแล้วนี่
เห็นว่า 3D Dies ตามรูป จะมีเม็ด HBM ด้วย น่าจะไปใช้กับ APU-EPYC HPC ละมั้ง
แบบนั้นเราอาจเห็น NEXT GEN ZEN+RDNA HBM แบบ Skylake G ในอณาคต



INTEL ตอนนี้หลังชนฝา XE Pentevecio น่าจะแท้งแล้ว เพราะความล่าช้า
NVIDIA BY เจ๊กฮวงเสียบแทนแน่ๆ ถ้าไม่ยอมคือยกเลิกไปใช้เจ้าอื่นทั้งระบบ
คนทำคือ CLAY ทำ El capitain ด้วย EPYC+MI100 แบบนั้นไครยิ้มคงไม่ต้องสืบนะครับ

[Parona]

เชียร์ให้ AMD ทำตัว GPU ได้เมพๆแบบ CPU บ้าง ถึงแม้จะเข้าใจได้ว่าเขียวไม่ได้สะดุดขาตัวเองเรื่องการผลิตแบบฟ้า

[micronz]

เชียร์ให้ AMD ทำตัว GPU ได้เมพๆแบบ CPU บ้าง ถึงแม้จะเข้าใจได้ว่าเขียวไม่ได้สะดุดขาตัวเองเรื่องการผลิตแบบฟ้า

AMD มันสะดุด ขากะคอนโซลตัวเองนี่แหละท่านดังนั้น เทคโนโลยี่เมพๆๆ ขัดใจทำใจเลยครับ ว่าเห้ย ***ไม่ใส่มาวร้าา แบบ 8k ไรงี้
มันแบบต้องหลีกให้คอนโซลปล่อยออกมาฉายสักพักก่อน แล้ว radeon ค่อยตามมาสังเกตุดูจะติดเช่นนี้ตลอดซึ่งเขียวไร้พันธะผุกพันใดๆๆ
ทั้งสิ้นครับดังนั้นตลาด การืดเกมสื ไม่เหมือน CPU แน่นอน 555

ใช้ไปตลอกครับ เพราะเป็น Chiplet กันหมดแล้วนี่
เห็นว่า 3D Dies ตามรูป จะมีเม็ด HBM ด้วย น่าจะไปใช้กับ APU-EPYC HPC ละมั้ง
แบบนั้นเราอาจเห็น NEXT GEN ZEN+RDNA HBM แบบ Skylake G ในอณาคต



INTEL ตอนนี้หลังชนฝา XE Pentevecio น่าจะแท้งแล้ว เพราะความล่าช้า
NVIDIA BY เจ๊กฮวงเสียบแทนแน่ๆ ถ้าไม่ยอมคือยกเลิกไปใช้เจ้าอื่นทั้งระบบ
คนทำคือ CLAY ทำ El capitain ด้วย EPYC+MI100 แบบนั้นไครยิ้มคงไม่ต้องสืบนะครับ

ขาขึ้นและ ต้องการงบ มาเป็นจ้าวแห่งอาร์มจริงๆๆแหละะ แต่ผมว่าเชื่อเหอะได้อาร็มมาศาล อเมริกา
ตาบอดข้างเดียวแน่ ๆๆๆ

[tiw_37]

เข้าด้วยครับ

[ssk]

AMD มันสะดุด ขากะคอนโซลตัวเองนี่แหละท่านดังนั้น เทคโนโลยี่เมพๆๆ ขัดใจทำใจเลยครับ ว่าเห้ย ***ไม่ใส่มาวร้าา แบบ 8k ไรงี้
มันแบบต้องหลีกให้คอนโซลปล่อยออกมาฉายสักพักก่อน แล้ว radeon ค่อยตามมาสังเกตุดูจะติดเช่นนี้ตลอดซึ่งเขียวไร้พันธะผุกพันใดๆๆ
ทั้งสิ้นครับดังนั้นตลาด การืดเกมสื ไม่เหมือน CPU แน่นอน 555

ผมก็เพิ่งว่างเข้าไปลั้นลาห้องกราฟิค ได้สักพัก เอาจริงๆ การที่แดงขายเข้างาน console ได้มันก็มีข้อดีอยู่นะ
ถึงจะต้องขายของดีๆออกมาช้าขัดใจสาวกหน่อย คือเท่าที่ไปใล่ตามอ่านมา เหมือนว่า RX5000 นี่แรงกระโดดจาก RX500
พอสมควรเลย มันคงเพราะ PS4-XBOX GEN ที่แล้วใช้ RYZEN+Redeon มันเลยทำให้ได้ทำงานไกล้ชิดกับ MS+GAME DEVELOPEER
มันช่วยลดจุดด้อยเรื่องความ***งชั้นกับ CUDA API ของเขียวลงมาได้นะ แต่มันก็ยังไม่ดีพอที่จะต่อยกับเขียวตัวท๊อปๆอยู่ดี
ที่น่าจะลุ้นได้ น่าจะต้องไปรอ RX-7000 นู่นเลย

อ้อเมื่อวานมีไปเจอข่าว DEEP DRIVE ของ ZEN ไปโหลดไฟล์มาอ่าน ยังไม่แตกเท่าไหร่
แต่ที่ท่าน DRAGON พูดนั้นถูกเลย เรื่อง สถาปัตยกรรมล้าหลัง ของก๊อบอะไรนั่น
มันเป็นแค่คำพูดโง่ๆ จากคนโง่ที่เชื่อเรื่องโง่ๆที่เค้าคิดเองจริงๆ ไว้ทำความเข้าใจพอจะเอามาคุยได้จะแปะครับ
ต้องอ้างอิงกระทู้คุณนกแสกด้วย เพราะมันสอดคล้องกันเยอะอยู่

ที่สรุปได้คือ ZEN ออกแบบมาจะทำงานได้ดีขนาด cache สำคัญมาก เพราะมันมีเรื่อง cache mirroring เข้ามาช่วย
ให้งานที่ต้องรอ Q บน CCX อื่นสามารถทำงานกับ CCX อีกตัวได้ทั้นทีที่ว่าง แล้วลบทิ้ง มันถึงทำให้ SMT ทำงานได้อย่างมีประสิทธิภาพ
แต่ RYZEN4000G เป็น MONO Cache น้อยน่ะได้ แต่ยังส่งผลกระทบต่อประสิทธิภาพอยู่ ตามผลเทส

และโครงสร้าง ZEN3 ที่รวม cache block มันจะลดการทำ Mirroring ลงไปทำให้ IPC ดีขึ้น 5% แน่ๆ และมันเป็นสัญญาณบอกด้วยว่า
YIELD ดีขึ้นจริงจนไม่ต้องห่วง DEFECT มากด้วย รวมถึง GEN ต่อไป add core เข้าไปอีกแน่นอน

[Sukhoi47]

เห็นพวกกระทู้ ราคาเขียว 3090 แล้ว...

ก็เหมือนว่ามันจะขาดอะไรอย่างไปนะ...

กองอวยนั่นเอง

ไม่มีตังค์ซื้อก็แรงไม่ออกล่ะแบบนั้น ดูเหมือนจะโดนท่าน ssk ตบจนลุกไม่ค่อยไหวละ
ตอนนี้ก็คงจะเหลือแต่โคถึกอินกะลาเป็นรายสุดท้าย ขวิดจนกระทู้กระจายทั่วห้องอินเทลหมดละ

[ssk]

คิดว่าเค้ารู้ตัวๆ เลยสร้างร่างใหม่มาเล่นหลบๆอยู่นะครับ ผมสังเกตๆ สมาขิคใหม่ถอดด้ามบางคนอยู่สักพักแล้ว กำลังคิดๆว่าจัดหนักไปรึเปล่า เดี๋ยวทิดอินแก้ปัญหาได้ สงสัยมีตามมาเอาคืนหนักแน่ๆ

[111111]

คิดว่าเค้ารู้ตัวๆ เลยสร้างร่างใหม่มาเล่นหลบๆอยู่นะครับ ผมสังเกตๆ สมาขิคใหม่ถอดด้ามบางคนอยู่สักพักแล้ว กำลังคิดๆว่าจัดหนักไปรึเปล่า เดี๋ยวทิดอินแก้ปัญหาได้ สงสัยมีตามมาเอาคืนหนักแน่ๆ

อย่ารวมผม ผมมีเป็นร้อยร่าง ว่าไปนั่น ว่าแต่ จารย์บ้าโอ หายไปใหนนะ สงสัยงานหนัก ช่วงนี้นักเรียนต้องตรวจ Covid ก่อนเข้าเรียน

[Sukhoi47]

ผมก็ว่างั้นแหละครับ เห็นบางคนมาตอนแรกก็เหมือนเด็กใหม่ แต่สักพักรู้มากผิดกับตอนแรกชัดเจนเลย
และ user เก่าๆที่ไม่คุ้นชื่อ ก็โผล่ออกมาเยอะเหมือนกัน

[Crazy_O]

เรื่องของห้องนู้น ผมว่าอย่าไปยุ่งกับเขาดีกว่าครับ ให้เขาอยู่กับโลกของเขาไปเถอะ เรื่องอะไรที่เขาเข้าใจผิดๆ ก็ปล่อยให้เขาเข้าใจผิดๆ ไปเถอะครับ
แต่เมื่อไหร่ที่เขากล้าท่องโลกกว้าง แล้วความจริงไม่ตรงกับที่เขาเข้าใจ ก็ปล่อยให้เขาไปไฟว์ในเรื่องที่เขาเชื่อเอาเองเถอะครับ อยู่ใครอยู่มันเป็นดีที่สุด

แต่ว่า เศร้าใจจังเลย เห็นฝั่งนู้นแปะว่า 980 Pro มาเพื่อ Tigerlake สงสัยแอบยัดเฟิร์มแวร์ว่าถ้าใส่ชุดเอเอ็มดีมันจะระเบิดตัวเองแหงๆ

[Sukhoi47]

จะว่าไป ผมยังไม่ได้ submit เหรอเนี่ย

[ssk]

New Deep Dive Reveals Secrets of AMD’s Zen 2 Architecture

จริงๆอย่างท่าน O ว่าก็เลยขี้เกียจๆล่ะ ไปสะกิดเบาๆ แล้วเลิก พอล่ะ เค้าหากินในโลกของเค้า เงิบยังไงก็ต้องทนๆอยู่
เลยไปยกมาให้อ่านกัน ผม LOAD PDF มาอ่านเล่นๆ ก็ตามที่พูดครับ มันไม่ได้เหมือนกันเลย จนจะมาพูดว่าไครไปก๊อบไครมาได้เลย มันทางไครทางมัน X86 เหมือนกันเฉยๆ


https://www.extremetech.com/computin...2-architecture

• By Joel Hruska on August 28, 2020 at 3:25 pm

It’s been a minute since I’ve referenced his work, but CPU software architect and low-level feature researcher Agner Fog is still publishing periodic updates to his CPU manuals comparing the various AMD and Intel architectures. A recent update of his sheds light on a feature of AMD’s Zen 2 chip that’s gone previously unremarked.

Disclosure: I’ve worked with Agner Fog in the past on collecting data for his ongoing project, though not for several years.

Agner runs each platform through a laundry list of micro-targeted benchmarks, in order to suss out details of how they operate. The officially published instruction latency charts from AMD and Intel aren’t always accurate, and Agner has found undisclosed bugs in x86 CPUs before, including issues with how Piledriver executes AVX2 code and problems in the original Atom’s FPU pipeline.

For the most part, the low-level details will be familiar to anyone who has studied the evolution of the Zen and Zen 2 architectures. Maximum measured fetch throughput per thread is still 16-bytes, even though theoretically the CPU can support up to a 32-byte aligned fetch per clock cycle. The CPU is limited to a steady decode rate of 4 instructions per clock cycle, but it can burst up to six instructions in a single cycle if half of the instructions generate two micro-ops (uops) each. This doesn’t happen very often.

The theoretical size of the uop cache is 4096 uops, but the effective single-thread size, according to Agner, is about 2500 uops. With two threads, the effective size is nearly 2x larger. Loops that fit into the cache can execute at 5 instructions/clock cycle, with 6 again possible under certain circumstances. Low-level testing also confirmed some specific advances from Zen to Zen 2 — Zen can perform either two reads or a read and a write in the same cycle, while Zen 2 can perform two reads and a write, for example. The chart below shows how floating-point instructions are handled in different execution pipes depending on the task:



One previously undisclosed difference AMD introduced with Zen 2 is the ability to mirror memory operands. In some cases, this can significantly reduce the number of clock cycles to perform operations, from 15 down to 2. There are multiple preconditions for the mirroring to happen successfully: The instructions have to use general-purpose registers, the memory operands must have the same address, the operand size must be either 32 or 64 bits, and you may perform a 32-bit read after a 64-bit write to the same address, “but not vice versa.” A full list of required conditions is on Page 221, with discussion continuing on to page 222.

ตรงนี้แหละที่ไปอ่าน ทำความเข้าใจจากเอกสารตัวเต็มมาน่ะ ก็ไม่ได้พูดว่าเข้าใจหมดนะครับ ผมก็ไม่ใช่สายตรงอะไร ผิดถูกยังไง ก็เติมกันตามสบายครับ

Since the feature is undocumented, it’s not clear if anyone has used it for anything practical in shipping code. Agner notes that it’s more useful in 32-bit mode, “where function parameters are normally transferred on the stack.” Agner notes that the CPU can also take a performance hit if the CPU makes certain incorrect assumptions. This may explain why the capability is undocumented — AMD might not have wanted to encourage developers to adopt a feature if it was likely to cause performance problems if used improperly. This last, to be clear, is supposition on my part.

Of Zen as a whole, Fog writes: “The conclusion for the Zen microarchitecture is that this is a quite efficient design with big caches, a big µop cache, and large execution units with a high throughput and low latencies.” I recommend both this manual and his other resources on x86 programming if you’re interested in the topic — you can learn a lot about the subtleties of how x86 CPUs perform this way, including the corner cases where what the instruction manual says should happen and what actually happens wind up being two different things.

[ssk]

ว่าจะไม่ๆจะไม่ แล้วมันก็นะรู้ว่าเราจนละ ท้าเหยงๆเลย
ก็ ryzen 3000 มันมี pci-4.0 ทุกตัวนี้น้า...
มาท้าให้เราไปซื้อ มาเทสให้มันดู ทีให้ส่งมาเดะจะเทสให้ ละป๊อด....